Delta delay

Från Wikipedia
Hoppa till: navigering, sök

Delta delay används inom simulering av HDL kod (t.ex. VHDL) där alla element har 0 ns i fördröjning. För varje signaltilldelning insätts en delta delay för att modellen ska kunna behålla den sekventiella ordningen för hur signaltilldelningarna utförs. [1]

Se även[redigera | redigera wikitext]

Referenser[redigera | redigera wikitext]

  1. ^ S. Sjöholm: VHDL för konstruktion, sid 53